SK "D램 미세공정 한계 넘겠다"

SK하이닉스가 초미세공정 경쟁이 아닌 '차세대 기술'을 통해 D램 시장의 혁신을 이끌겠다는 의지를 밝혔다.

SK하이닉스는 10일 일본 교토에서 열린 반도체 회로·공정 기술 학술대회인 'IEEE VLSI 심포지엄 2025'에서 '4F² VG 플랫폼'과 '3차원 D램' 등 차세대 D램 기술 로드맵을 발표했다.

이날 기조연설을 맡은 차선용 SK하이닉스 미래기술연구원장(CTO·사진)은 "현재의 테크 플랫폼을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다"며 "이를 극복하기 위해 10나노 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 4F²VG 플랫폼과 3D D램 기술을 준비해 기술적 한계를 돌파하겠다"고 밝혔다.

지금까지 D램 성능 향상은 동일 면적의 반도체 웨이퍼에 더 가느다란 미세 회로를 그려 넣는 방식으로 발전해 왔다.

하지만 아직 대부분의 반도체 제조업체가 10나노대보다 폭이 좁은 회로를 가진 D램은 상용 생산에 어려움을 겪고 있다.

SK하이닉스는 이 같은 한계를 회로 선폭을 줄이는 방법이 아닌 다른 방법을 통해 극복하겠다고 발표한 것이다.

SK하이닉스가 언급한 4F² VG 플랫폼이란 D램의 데이터 저장 단위인 셀(Cell)의 면적을 줄이는 '4F스퀘어' 기술과 전류 흐름을 제어하는 스위치 역할을 하는 게이트를 수직으로 세운 '버티컬 게이트' 기술을 적용한 D램 구조다.

[김동은 기자]